# 2045年のコンピュータチップはどうなるのか？Intel幹部に聞く最先端プロセスの現在地 - 番組: [Dwarkesh Podcast](https://ai-curator.jp/podcasts/shows/cmv3z5bzq00085o106vy08jp8)（Dwarkesh Patel） - 元のタイトル: What will computer chips look like in 2045? - 配信日: 2026年10月23日 - 長さ: 1時間9分 - 要約作成日: 2026年10月23日 - トピック: [#半導体製造](https://ai-curator.jp/topics/%E5%8D%8A%E5%B0%8E%E4%BD%93%E8%A3%BD%E9%80%A0) [#Intel 14A](https://ai-curator.jp/topics/Intel%2014A) [#ゲートオールアラウンド](https://ai-curator.jp/topics/%E3%82%B2%E3%83%BC%E3%83%88%E3%82%AA%E3%83%BC%E3%83%AB%E3%82%A2%E3%83%A9%E3%82%A6%E3%83%B3%E3%83%89) [#High-NA EUV](https://ai-curator.jp/topics/High-NA%20EUV) [#ハイブリッドボンディング](https://ai-curator.jp/topics/%E3%83%8F%E3%82%A4%E3%83%96%E3%83%AA%E3%83%83%E3%83%89%E3%83%9C%E3%83%B3%E3%83%87%E3%82%A3%E3%83%B3%E3%82%B0) [#CFET](https://ai-curator.jp/topics/CFET) - URL: https://ai-curator.jp/podcasts/cmvjoo9ju00016z11ggq6q58w ## 要約 Dwarkesh PatelがIntelの工場と研究所を2日間取材し、プロセス開発責任者、研究部門、パッケージング部門、CTOに話を聞いた回。10nmの遅延から得た教訓、ゲートオールアラウンドやバックサイド電源、CFET、ハイブリッドボンディングといった技術の仕組みをアニメで解説している。CTOは製造装置の制約から先端ウェハ生産を増やせるのは約2倍までと述べ、TSMCとの差やTerafabについても語った。 ## ポイント - Intelは10nmの遅れ（2016年目標が2018年開始）の教訓から、1ノードに入れる革新を絞り、成熟度基準で技術を選別する「フェーズゲート」を導入したと説明している。 - Intelはバックサイド電源によりフロント側の配線ピッチが緩むため、14AでHigh-NA EUVを単一露光で使える。TSMCは同装置が経済的でないと判断しているが、アーキテクチャの違いが判断差を生むとされた。 - 銅配線は約20nmピッチ付近でルテニウムが有利になる交点があり、ライナー不要が理由とされる。CFETは縦方向の配線やエッチのアスペクト比、熱が課題で、量産まで約10年を要するという。 - ハイブリッドボンディングはチップ間帯域の制約を緩和する技術で、Intelはチップ対ウェハ方式を重視しつつ両方式に対応する。0.45μmピッチの論文も紹介された。 - CTOは、先端ウェハ生産は10倍は無理で2倍程度が上限と述べた。AI計算需要が年3倍で伸びてきた現状と大きなギャップがあるとの認識だ。 - CTOはTSMCとの差は技術よりも規模にあると述べ、より多くの装置を早期に確保すべきだったと認めた。クリーンルーム不要論など製造の根本的な再考にも言及した。 ## 章立て - [00:47] **新プロセスの立ち上げ方** — 14Aの開発状況、約2,000工程の微調整、欠陥検査と歩留まり改善の進め方をChris Othが説明する。 - [03:22] **10nmの教訓とフェーズゲート** — EUV導入の見送りなど10nmの遅延要因と、成熟度基準に基づく技術選別の仕組みを語る。 - [06:28] **プレーナからGAAへ** — トランジスタの動作原理とFinFET・GAAへの進化、実用化まで長い時間がかかる理由を解説する。 - [13:13] **High-NAとバックサイド電源** — Intelが14AでHigh-NA EUVを使い、TSMCが見送る理由とPDKの話題を扱う。 - [23:23] **Hot Topicsと研究所の最前線** — 歩留まり問題を決める会議の様子、ルテニウム配線、CFET、2D材料の研究状況を紹介する。 - [39:45] **ハイブリッドボンディング** — チップ間通信のボトルネックとパッケージング進化、die対waferの比較、ピッチ微細化を説明する。 - [48:00] **装置制約とTSMCとの競争** — CTOが、先端ウェハ生産は約2倍までしか増やせないこと、規模の経済、TSMCとの差を語る。 - [1:01:02] **Terafabと製造の再発明** — MuskのTerafab提携、コスト高騰、クリーンルーム不要論など製造の根本的再考を議論する。 ## 解説記事 AI向け計算需要が10年間、年3倍のペースで伸びる一方、Intel CTOのPushkar Ranade氏は「世界の製造装置では先端ウェハ生産を約2倍にするのが精一杯」と述べた。Dwarkesh PatelはIntelで2日間取材し、プロセス開発責任者や研究部門、パッケージング部門、CTOに話を聞いた。本稿ではその内容を、半導体の仕組みの解説も含めて整理する。 #### 新プロセスはどう立ち上がるか Chris Oth氏によれば、14Aは3年以上開発が続き、現在は工程と装置セットの確定、約2,000ある各工程の微調整の段階にある。欠陥の特定にはインライン計測と、工程終端の電気試験・選別の二つを使い、断面観察で欠陥がどの層から来たかを絞り込むという。 10nmの遅延（2016年目標、実際の製造開始は2018年）についてOth氏は、当時EUVが準備できておらず、新装置なしで極端な微細化（ハイパースケーリング）を狙ったことが工程とエンジニアの負担になったと振り返る。教訓として、1つのノードに入れる革新を絞ること、さらに歩留まりや欠陥、性能の基準を満たした技術だけを次に進める「フェーズゲート」を導入したと述べている。一方TSMCはEUVを2019年に量産投入しており、Intelの最初のEUV製品は2023年だった。 #### トランジスタ進化とHigh-NA 番組はアニメでトランジスタの進化を解説する。ゲートがチャネルに触れる面を増やして漏れ電流を抑える流れで、平面型は上面のみ、FinFETは3面、ゲートオールアラウンド（GAA）はリボン状のチャネルを全周で包む。FinFETとGAAは研究室では近い時期に実証されたが、量産は約10年離れた。Oth氏は、他の手段で性能が伸ばせるうちは難しい課題に手を出さないのが合理的で、新材料や新装置の開発に時間がかかると説明した。 Intelは14AでHigh-NA EUV（開口数0.33から0.55、約1.7倍微細に印刷できる）を使う。バックサイド電源で電源配線をトランジスタの裏側に移すため、表側の信号配線ピッチが緩み、単一露光で済むという。バックサイド電源を持たないTSMCは配線が非常に密になり、High-NAでも複数回の露光が必要になるため、同じ装置でも結論が異なるとOth氏は述べた。なお14AでのHigh-NA採用は顧客との相談次第のオプションとされている。 #### 研究所と現場の意思決定 研究側では、銅配線の代替としてルテニウムが検討されている。Jack Cavalieros氏らは、銅は微細化でライナー（接着層）の比率が増え、ルテニウムは加工できるためライナーが不要になり、約20nmピッチ前後で抵抗面の優位が生じると説明した。かつて10nm世代でコバルトが採用され、その後銅に戻った例もあり、最終的には製造に間に合う時点で最良の選択肢を選ぶという。 CFET（N型とP型を縦積みする構造）は、縦方向の配線、深いエッチ、充填時の空隙、熱などの課題があり、簡略版の短ループ試作で検証を重ねている。2D材料も密着性や封止の問題で脱落しうるという。 現場の意思決定の例が、Ken Fisher氏が仕切る「Hot Topics」会議だ。エピタキシー工程で出る異常成長（エピ・ノジュール）の対策を並行して進め、データが完全にそろうのを待たずにリスクを引き受けるのが役割だという。優先度の高いロットを工場内で最優先で流す「ホットボックス」も紹介された。 #### チップ間接続とハイブリッドボンディング AIでは演算そのものよりチップ間のデータ移動が律速になりやすい。チップの面積は2乗で増えても辺の長さは線形にしか増えないためだ。そこで、チップを並べる方式からインターポーザ（2.5D）、さらにはんだバンプを使わず銅同士を直接接合するハイブリッドボンディングへと進んだ。Tyler Osborne氏は、ウェハ同士の接合は良品チップの位置を合わせにくく、チップ対ウェハなら既知の良品だけを接合できるため、ロジック同士では後者が理にかなうと述べる。Intelは両方式に対応するという。ピッチは現在10μm未満で、0.45μmの信頼性データを示した論文もあり、長い伸びしろがあるとの見方だ。低消費電力化の面でAI以外にも利点があるとされた。 #### 装置の壁とTSMCとの差 Ranade氏は、EUV装置の供給が年100台未満という制約に加え、他の装置も不足していると述べた。前世代からの装置流用（例：18Aから14Aで約8割）で柔軟性を保つとしつつ、先端ウェハ生産は10倍は無理で2倍程度とした。装置発注から納入まで約18カ月かかるため、2030年の生産が今の予測を大きく超えるのは難しい、という見立てだ。 TSMCとの比較では、遅れているのは技術よりも規模だとする。固定費が約8割を占める産業では稼働率や歩留まりの1%が大きく効くため、規模の経済が重要だと説明した。技術面は数%の差で、重要なのは納期と高い歩留まりだと主張している。なお、トランジスタ密度に関するSemiAnalysisの数字にはベンチマークの取り方に異論を示した。設備投資はTSMCが約500億ドル、Intelが約200億ドルとされるが、TSMCは全顧客向け、Intelは主に自社向けで単純比較はできないとも述べた。 Eric Muskが進めるTerafab構想についてはIntelが立ち上げを支援する立場だが、装置制約が残る以上、世界全体のシリコン量が増えるわけではなく、新規参入者が供給を確保しやすくなる効果にとどまるのでは、という指摘も出た。 #### 製造の根本的な見直し Ranade氏は、工場建設費が4〜5年で倍増し、High-NAのリソグラフィ装置関連だけで約4億ドルという現状を示し、このままでは持続しないと述べた。クリーンルームは本当に必要か、CPU設計も30年前の手法のままではないか、といった問いを投げかけ、リスク回避的な業界ゆえに白紙から考える価値があるとした。最後に、装置をもっと早く買い増すべきだったと認め、今後は投資を増やすと語った。 #### まとめ 今回の取材から見えるのは、AI需要の伸びに対し、先端半導体の供給が装置・材料・工場空間といった物理的制約で縛られているという構図だ。技術面ではバックサイド電源、GAA、ハイブリッドボンディングなどが実用段階に入り、CFETやルテニウムが次の候補として控える。日本の読者にとっては、露光装置や材料、パッケージング分野の供給網が競争力に直結する点が注目点だろう。なお、Intelの技術水準や今後の投資に関する発言は同社幹部の主張であり、外部の評価とは分けて見る必要がある。 > この要約・解説記事は、元の音声の文字起こしをもとに AI（Claude）が日本語で作成したものです。出典: Dwarkesh Podcast「What will computer chips look like in 2045?」